韬定律是什么
以时间常数 τ 为核心，把电子系统的演进目标定义为持续压缩信号传播时间。它不是单颗晶体管公式，而是多层电子系统理论。
01 · 一句话框架
把芯片竞争从“多塞晶体管”升级为“少等每一跳”
现代芯片的瓶颈经常不是算术单元本身，而是数据移动、互联延迟、缓存命中、内存带宽、功耗和软件调度。韬定律把这些放到同一张图里看。
和摩尔定律的关系
摩尔定律仍然重要，但先进制程变贵、变难后，系统级优化会承担更多性能增长任务。韬定律更像后摩尔补充路线。
最容易误解的点
“2031 等效 1.4nm 密度”不是已经制造出 1.4nm 工艺；“时间缩微”也不是单个器件发明，而是一组协同设计方法。
02 · 历史位置
为什么这个概念会在 2026 年出现
越到先进节点，晶体管继续变小的边际成本越高。产业已经从单点制程竞争，转向架构、封装、内存和互联共同竞争。
摩尔定律提出
Gordon Moore 观察到集成电路上可经济集成的晶体管数量会快速增长。
Dennard 缩放失效
晶体管继续变小，但电压和功耗不再同步下降，频率提升越来越困难。
FinFET 与 EUV
产业用立体晶体管、EUV 光刻和材料演进继续推进 7nm、5nm、3nm。
Chiplet、HBM、先进封装
大芯片成本和良率压力上升，小芯片互联、3D 封装和内存靠近计算成为主战场。
华为提出韬（τ）定律
华为把缩放目标从“几何尺寸”扩展到“信号传播时间”。
03 · 定律对比
摩尔定律看面积，韬定律看时间
二者不是二选一：先进制程仍能帮助缩短延迟，但韬定律把更多可优化对象纳入同一系统。
| 维度 | 摩尔定律 | 韬（τ）定律 |
|---|---|---|
| 核心变量 | 晶体管数量、单位面积成本、几何尺寸 | 信号传播时间常数 τ、系统响应延迟、有效计算密度 |
| 主要手段 | 更小制程、更高晶体管密度、光刻和材料演进 | 逻辑折叠、互联缩短、分层协同、软硬芯协同 |
| 评价尺度 | 同面积能放多少晶体管 | 一次计算从输入到结果要多久、每焦耳能做多少有效工作 |
| 适用语境 | 制造工艺和经济规律 | 多层电子系统的架构演进规律 |
| 关键限制 | 光刻、材料、量子效应、成本、良率 | 设计复杂度、工具链、生态适配、实际可验证指标 |
04 · 趋势概念图
性能增长的重心正在迁移
早期主要靠几何缩微。进入后摩尔阶段，系统协同、封装互联、内存靠近计算和软件栈调度变成更高权重的增长来源。
05 · 2nm / 3nm 是什么
今天的纳米节点更像“工艺代际品牌”，不是尺子上的线宽
早期节点名大致对应晶体管某些物理尺寸。进入 FinFET/GAA 时代后，2nm、3nm 更代表晶体管结构、密度、功耗、性能和制造平台的综合代际。
28nm
成熟平面/早期高性能节点，仍广泛用于模拟、车规和工业芯片。
16/14nm
FinFET 进入主流，晶体管从平面走向三维栅极。
7nm
EUV 前后过渡期，先进移动 SoC 和高性能计算大规模使用。
5nm
EUV 成熟化，旗舰手机和 AI/HPC 芯片常见节点。
3nm
FinFET 极限区，名字是工艺代际品牌，不等于某条线宽真是 3nm。
2nm
GAA / nanosheet 时代，主流厂商转向环绕栅、背面供电和更先进互联。
06 · 华为这次披露了什么
重点不是“宣布一个节点”，而是宣布一条系统级演进路线
381 款芯片量产
华为官方称过去六年基于该理论设计并量产 381 款芯片。这里视为官方披露事实，不延伸为第三方独立验证结论。
秋季麒麟逻辑折叠
2031 等效密度目标
这是“等效晶体管密度”目标，不等同于传统意义上已经获得 1.4nm 代工工艺。
07 · 国际主流架构对比
韬定律不是 ARM、x86 或 RISC-V 这种指令集
很多新闻容易把“架构”混在一起。这里把指令集、微架构、制程、封装和系统互联分开看。
| 路线 | 代表 | 优势 | 短板 | 用韬定律怎么看 |
|---|---|---|---|---|
| x86 | Intel Core/Xeon, AMD EPYC | 软件生态极强，服务器和 PC 基础深 | 指令集复杂，能效压力更依赖制程和微架构 | 韬定律不替代 x86，而是从系统时延角度评价平台效率。 |
| ARM | Apple M 系列、手机 SoC、鲲鹏等 | 能效和 SoC 集成优势明显 | 高端服务器生态和软件迁移仍需要时间 | 更容易做芯片级和系统级协同，但最终看互联、内存和软件栈。 |
| RISC-V | 开放指令集 MCU、AI 控制核、实验型处理器 | 开放、可定制、适合专用加速 | 高性能生态、工具链和验证体系仍在成长 | 适合定制化逻辑折叠，但商业成熟度要单独评估。 |
| GPU / NPU | NVIDIA Blackwell、AMD Instinct、华为昇腾 | 并行计算和 AI 训练/推理吞吐强 | 受内存带宽、互联、软件框架绑定影响大 | 与韬定律最接近：瓶颈常是数据移动时间，而不只是晶体管数量。 |
| Chiplet / 3D | AMD chiplet、Intel Foveros、台积电 CoWoS | 提高良率，组合不同工艺，靠封装扩展系统能力 | 封装成本、互联延迟、热设计和供应链复杂 | 属于时间缩微的重要手段：让计算、缓存和内存物理距离更短。 |
08 · 主流厂商路线
全球竞争的关键词：GAA、背面供电、HBM、Chiplet、系统互联
先进制程仍是硬实力，但 AI 时代的性能越来越依赖封装、内存和集群级互联。
TSMC
N2 进入 nanosheet/GAA 时代，继续通过工艺平台服务 Apple、NVIDIA、AMD 等客户。
Intel
18A 强调 RibbonFET 与 PowerVia，试图用环绕栅和背面供电重夺先进制造节奏。
Samsung
较早推进 GAA/MBCFET，重点竞争 3nm、2nm 和先进封装客户。
NVIDIA / AMD
用 GPU、HBM、Chiplet 和高速互联把芯片变成系统平台，尤其服务 AI 训练与推理。
09 · 风险和边界
最该警惕的三个误读
科普报告最重要的是不把概念讲成神话。下面三条是阅读相关报道时的校准器。
误读一：韬定律取代摩尔定律
更准确的说法是补充。先进制程仍然重要，只是性能增长不能再只靠晶体管变小。
误读二：等效 1.4nm 就是 1.4nm 工艺
等效密度是系统优化后的效果指标，不等于传统代工厂意义上的物理工艺节点。
路线图需要等待芯片发布、第三方拆解、性能/功耗测试和软件生态验证。
10 · 来源与可信度
这份报告如何判断事实
页面基于 2026-05-26 可核验公开资料制作。对未发布芯片、未来路线图和“等效制程密度”的内容，已区分官方披露、科普解释和仍需第三方验证的部分。
华为官方新闻：何庭波在 IEEE ISCAS 2026 发表韬定律
确认发布时间、发布场景、核心定义、381 款芯片、逻辑折叠和 2031 目标等表述。
ChinaXiv：A Time Scaling Theory for Multi-Layer Electronic Systems
确认韬定律的论文题名、作者和“时间缩微”理论框架。
人民网：华为发布韬定律
用于交叉核对发布事件和中文技术摘要。
IEEE Spectrum：Moore's Law background
用于解释摩尔定律的历史语境。
TSMC N2 technology
用于对比 2nm 量产节点和纳米片晶体管方向。
Intel 18A and process roadmap
用于对比 RibbonFET、PowerVia 和先进封装路线。
Samsung Foundry process technology
用于对比三星 GAA 与 2nm 节点路线。
NVIDIA Blackwell architecture
用于对比 GPU、HBM、NVLink 和系统级 AI 计算平台路线。